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数字电路设计
2023-12-04 21:57课程 人已围观
本科和硕士均毕业于复旦大学微电子专业。现已从事数字集成电路设计、验证工作多年。对数字电路的整个流程都比较熟悉，具有多次的项目流片经验。
课时介绍：
1、数字电路设计流程简介，介绍数字电路设计中每一步所使用的工具，流程，必要性以及要点分析 （3课时）
2、Verilog HDL基础及可综合代码的设计（8-10课时）
a)Verilog HDL 中层次化建模，测试激励的规范
b)Verilog HDL语言要素以及表达式操作符等
c)Verilog 块赋值语句以及条件分支，阻塞赋值以及非阻塞赋值的深入分析等
d)可综合的Verilog代码设计风格以及设计规范
3、Verilog 实战 （8-10课时）
a)如何在linux搭建一个简单的仿真平台，如何使用仿真工具，如何用debug工具定位设计bug
b)常见电路的Verilog实现，比如万年历，状态机，ALU， 乘法器等的实现及要点分析。另外实战学习流水线的设计及应用
c)同步FIFO以及异步FIFO的设计以及其中的难点分析
4、数字电路的综合，形式验证以及静态时序分析的讲解和实战（10课时）
a)实战演练如何用DC搭建一个综合平台，并把上节实例设计的Verilog的代码综合成网表。分析综合中的难点以及时序约束
b)实战演练如何用LEC搭建一个形式验证平台。分析使用LEC的要点和注意事项
c)实战演练如何用PT对后端网表进行静态时序分析。以及如何用STA工具进行时序收敛，最终达到流片timing sign off的标准
d)如何应用后端产生的网表和SDF文件进行后仿。以及后仿中常见的问题分析。
课程将会讲述数字电路设计从算法到流片整个过程中涉及到的具体流程和对应工具，以及其中每个流程都分别做了什么，是如何操作的，为什么需要这个流程。本次课程中一部分是基础知识的讲解，包括Verilog HDL的基础及语法，各种可综合的代码风格、应用到验证环境中的代码、常见数字电路通路的设计。另一部分是在掌握了基本的Verilog HDL基础后，进行实际上机操作，培训大家完成一些常见的数字电路设计，学会如何写一些实际的数字电路模块，以及如何使用EDA工具进行仿真，发现问题后如何使用EDA工具进行Debug。最后对设计完成的代码进行综合，时序分析以及后仿。让同学们能够独立自主的完成除了后端以外的一整套数字设计流程。
本课程偏向实用性为主，课程中介绍的知识一般都是在实际工作中需要接触到或者需要具备的技能。本课程可以带领大家进入业界数字电路设计的大门，帮助大家完成从数字逻辑电路，数字集成电路设计原理等基本理论知识到实际设计的一个蜕变。本课程上课采用理论和实际操作相结合的方式，在讲解完一定的基本原理后，通过大量的实例以及上机实操讲解巩固各种基本知识。并会实战讲解如何把Verilog设计的代码最终应用的芯片上。
本课程大约是30个课时。其中10个课时用于讲解Verilog语言基础知识，10个课时用于Verilog实战演练，10个课时用于讲解设计代码后续的综合，形式验证以及静态时序分析。
