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数字IC/数字电路/FPGA设计_从入门到精通_合集
2023-01-18 21:07课程 人已围观
Our goal: help making good designs, not just find a job ...
优惠活动：
22年“集创赛”，“华为创芯杯”即将开赛。购课打比赛，有sky的QQ学员专群提供技术支持，获奖还能申请课程退款。
集创赛可支持赛道：数字与SoC设计赛道，FPGA设计与应用赛道。
中国研究生创“芯”大赛即将开赛，请关注。
获奖退款细则：
1）：需要在2022年1月20日 ~ 2022年4月30日之间购买课程。sky的《数字IC/数字电路/FPGA设计_从入门到精通_合集》：https://ke.qq.com/course/3133628?tuin=64ce5e2a 。
2）：获得国家特等退款100%；一等退款85%；二等退款75%；三等退款50%。
3）：凭3张清晰照片申请退款：获证证书与奖杯；参赛作品；参赛作品演示；
注意：申请退款的照片，sky可用于后续课程宣传使用。
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课程源自台湾大厂数字IC工程师培训课，添加10个数字IP设计实例 + 2个大课程设计，让有电子信息相关背景的同学能顺利上手数字IC/FPGA设计，完成小白到初出茅庐，再到高级工程师的蜕变。学习、理解课程内容后，数字IC/SOC/FPGA设计的笔试、面试问题，也能轻松应对。
多位学员拿到大厂offer：海思，AMD，汇顶，展讯，联发科，中兴微电子，芯原，全志，海康，晶晨，乐鑫，瑞芯微，国科微，ARM China, ...
目标岗位：
数字IP设计，数字IC设计，SOC设计，FPGA设计，FPGA原型验证, DFT。
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2021年秋招，部分学员offer show
课后答疑,技术交流日常:
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培训目标：
让有电子信息背景的学员能顺利入行数字IC/FPGA设计。掌握数字IC/FPGA设计的专业知识，有能力从小白到初出茅庐，再到高级工程师，挑战年薪50万的工作岗位。
目标受众：
课程面向电子类（相关专业：微电子，集成电路，通信，计算机，电子科学与技术，自动化，机械电子等）大三及以上在校生；数字IC/FPGA设计从业3年内的工程师；或希望转岗数字IC/FPGA设计的人员；需要具备如下基础知识：数字电路基础，微机原理，C语言。
授课理念：
Verilog只是语言，表达的是“思想”（硬件俗称Architecture）。
就像你懂汉语，但是你能写出李白/杜莆那种激情豪迈的诗吗，能写出朱自清的《背影》吗，或是能做个文章在报刊杂志发表吗？
IC设计也是一样。
但是语言能教，思想很难教授。但是可以带你领略，带你欣赏。下面的课，就是以此为目标：带你领略数字IC前端设计的风景。
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培训内容
第一部分：数字电路原理
CMOS 晶体管原理：
内容：PMOS/NMOS开关模型；Cell的delay/transition；Cell library的PVT corner。
目的：明白cell为什么会有delay，由哪些因素决定；STA/post sim为什么要跑多个corner；开始培养Think in Hardware。
基本电路单元原理：
内容：底层NAND/OR 等cell功能与PMOS/NMOS连接关系；DFF的setup/hold time深入理解分析（can setup time be negative value? can hold time be negative value? can setup time + hold time be negative value?）。
目的：理解基本组合逻辑单元的工作原理和power消耗的来源；深入理解什么是setup/hold，为后续DC/STA/Timing constraint做准备。
常用组合逻辑电路结构：
内容：MUX；加/减法器(ripple adder/carry select adder/carry look ahead adder/BK tree adder)；乘法器(Booth encoding, CSA tree)；除法器。
目的：开始预估RTL coding后的实际电路结构，对电路DC综合后的delay能较准确的预估；开始理解performance、area、power之间的trade off。
SRAM 结构与控制：
内容：SRAM IO与读写控制；SRAM read delay与DFF Ck->Q delay的差异。
目的：熟悉SRAM的读写操作；理解为啥SRAM dout建议先加DFF再接入组合逻辑。
第二部分：可综合Verilog数字电路设计基础
内容：数字前端设计流程与工具介绍；可综合Verilog语法梳理；Verilog组合逻辑设计（MUX；译码器；加/减法器；乘法器；除法器）；时序逻辑设计；FSM设计；generate使用；参数化IP设计介绍；基于Verilog的TestPattern编写。
目的：进一步培训Think in Hardware，明白verilog code与HW底层结构的对应关系。
第三部分：你的第一个数字IP设计
内容：z-scan order（H.265中，一个CTU内部给CU的处理顺序控制）。
目的：熟悉一个数字模块的设计与功能仿真，培养Think in HW。
第四部分：数字电路仿真工具介绍
内容：Modelsim仿真工具使用介绍；VCS仿真工具使用介绍；Debussy/Verdi调试工具介绍；nLint代码检查工具介绍。
目的：熟悉RTL仿真、调试EDA工具的使用。
第五部分：IP设计范例
内容：Cycle级pipeline设计实例：BIN2BCD设计，SAD_Cal设计，Arbiter设计，data sorting（采用脉动(systolic)结构）。
目的：根据实际题目，做设计架构，RTL编码、仿真、debug。进一步理解HW处理与SW处理的差异；培养先有电路结构（"思想"），再用Verilog语言描述电路（"思想"）的硬件设计思维（Think in Hardware）。
注意：各IP模块可以在自己的PC上用Modelsim_10.4C仿真观看波形；IP RTL/Pattern源代码在远程server中，可以登陆阅读，但 禁止任何形式的复制，也禁止用作它用。
第六部分：跨时钟域电路设计
内容：跨时钟域电路原理；基本同步电路结构；异步FIFO设计与分析。
目的：掌握跨时钟域时的电路现象与处理方式。
第七部分：跨时钟域电路设计实例
内容：多bit双向handshake同步电路设计实例；async fifo设计实例。
目的：通过设计实例，深入理解跨时钟域的理论知识，并结合实际正确完成跨时钟域处理。
第八部分：STA与DC综合
内容：STA 原理与Timing constraint的类型；clock属性介绍（clk tree，jitter，skew，duty cycle，transition，latency）；认识cell library；理解DC/PT中cell delay的计算方法；DC综合实例讲解（含综合script）。
目的：深入理解STA分析的原理与每条SDC constraint对应的物理意义；理解DC综合中每条指令的含义与作用。
第九部分：数字IC/FPGA设计架构课：On-Chip-Bus精讲
内容：DDR行为介绍（R/W的active/precharge, bank interleave）；Cache行为介绍（write through/write back/RW allocate；On-Chip总线数据传输原理；APB总线介绍；AHB总线介绍；AXI总线介绍；AHB/AXI总线对比；Bus-Arbiter/Bus-Matrix/Bus-NOC介绍；AXI总线效率提升；其它片上总线。
目的：理解一个SOC中数据传输的方式；对APB/AHB/AXI协议有深入理解（AHB中hready的用法；AXI中 command outstanding, data out-of-order等）；深入理解如何分析、提高bus的效率；如何平衡efficiency与latency。
第十部分：On-Chip-Bus设计实例
内容：APB接口的SRAM controller设计；AHB接口的SRAM controller设计（支持所有burst type）。
目的：掌握如何把APB/AHB协议转化为一个数字IP，帮助理解APB/AHB协议。
第十一部分：Gate-Sim
内容：GSIM 概念；SDF文件介绍；GSIM输入文件；Pre-GSIM/Post-GSIM实例与注意事项；Disable Some Timing Check in Post-GSIM。
目的：掌握Gate-SIM的方法与注意事项；跨时钟域部分在Post-GSIM时的处理方法。
第十二部分：Spyglass & Formality使用
内容：LEC原理与Formality使用；Spyglass使用（Lint & CDC）。
目的：掌握Spyglass & Formality EDA tool的使用方法。
第十三部分：FPGA设计基础
内容：FPGA底层结构(LUT/DFF/Latch/SRAM/DSP/PLL/Serdes/IO)；clock tree in FPGA (compare with ASIC)； FPGA可综合的特殊语法(SRAM/ROM)；FPGA 设计示例 (vivado tool使用介绍)；ASIC prototype on FPGA；FPGA Trend 。
目的：理解FPGA器件底层原理；了解FPGA设计的基本方法。
第十四部分：课程设计
内容：SHA-1哈希算法的高效实现；AXI接口的Central DMA controller设计；
目的：综合运用课程讲授的知识，独立完成一个有实用价值的、较大规模数字IP的设计；增加实际项目开发经验。
第十五部分：数字IC前端设计展望与致谢
内容：HLS介绍；致谢。
目的：了解未来数字IC前端设计的发展方向。
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基础知识：
1：数字电路基础（知道与或非，MUX等数字逻辑，卡诺图化简，组合逻辑、数字逻辑，DFF等），推荐《数字设计（原理与实践）》；
2：微机原理（或单片机原理，或计算机体系结构），推荐王克义老师的《微机原理（第2版）》；
3：C语言（谭浩强老师的C语言书籍能懂8成吧）；
4：Verilog语言（比如Michael, D.Cilette的《Verilog HDL高级数字设计》，夏宇闻老师的《Verilog数字系统设计教程》）；
5：信号与系统（有数字信号处理的概念就行，知道FIR/IIR滤波器；FFT/iFFT变换）；
参考书籍：
《CMOS VLSI Design A Circuits and Systems Perspect》 —— David Harris （数字IC/FPGA设计入门的圣经）
《Verilog HDL高级数字设计（第二版）》 —— Michael, D.Cilette （Verilog语法讲解）
建议学习进度：
基本每周6～8小时看视频（1小时视频，需要2小时理解，约4小时视频）。到有小设计的地方，自己写写code。这个10个小设计，预计总计2～4周吧（按每天8小时算）。
2个课程设计，需要4～6周。第二个，有点复杂。
整个学习过程，约4～6月。在设计实例课，可以根据自己情况，适当延长。
课程PPT打印档寄送：
在购课订单中填写快递信息或联系课程售后寄送课件PPT的打印档。
VNC server账号：
购买课程后，发送订单号，QQ号（或微信号）到siliconthink@126.com 获取VNC server的账号/密码，用于查看课程中的10个设计实例的RTL/sim pattern的参考设计。
注意：每次购课，VNC server登陆时间是4个月，以学员发送邮件申请VNC账号时间起算，请自己掌握申请VNC账号的时间与学习进度。
建议后续学习内容：
项目实战：从导师或实习中获取项目实战经验；
往期学员评价：
线下技术讲座：
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讲师简介：
sky：2006年成都电子科技大学毕业；数字电路前端设计从业14年；3年设计培训/教学经验；前Verisilicon Senior Staff Engineer；主要做视频IP设计（H.264/H.265编解码器设计，JPEG编解码器设计），神经网络CNN加速器IP设计。参与7颗ASIC/SOC芯片的开发（量产3颗）。目前申请3篇国家发明专利。
